我看过所有以前的问题,似乎没有人像我一样简单.我也在网上搜索,找不到解决方案.
我是VHDL的新手,我正在尝试编译Altera提供的简单示例,如下所示：
library ieee;
use ieee.std_logic_1164.all;
entity light is
port(x1,x2: in std_logic;
f: out std_logic);
end light;
architecture LogicFunction of light is
begin
f <= (x1 and not x2) or (not x1 and x2);
end LogicFunction;
我遵循了Altera tutorial中的项目创建步骤,但是当我尝试编译项目时,我收到错误：
Error (12007): Top-level design entity "alt_ex_1" is undefined
